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Verilog
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Verilog
`timescale 1ns / 1ps
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// Company:
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// Engineer:
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// Create Date: 2024/09/24 15:50:25
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// Design Name:
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// Module Name: mux41
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// Project Name:
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// Target Devices:
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// Tool Versions:
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// Description:
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// Dependencies:
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// Revision:
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// Revision 0.01 - File Created
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// Additional Comments:
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module mux41(input [3:0] I, input [1:0] S, output Y );
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wire m,n;
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mux21 M1(.a(I[0]) , .b(I[1]) , .c(S[0]) , .y(m) );
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mux21 M2(.a(I[2]) , .b(I[3]) , .c(S[0]) , .y(n) );
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mux21 M3(.a(m) , .b(n) , .c(S[1]) , .y(Y) );
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endmodule |