@@ -32,13 +32,14 @@
这种设计并非偶然， （ ） ：
- `[9:5]` 位可以直接连接到寄存器堆的第一个读地址端口（`ReadRegister1` ）。
- `[1 4:1 0]` 位可以直接连接到寄存器堆的第二个读 地址端口（`Read Register2 ` ）。
- 指令的`[4:0]` 位可以直接连接到寄存器堆的写地址端口（`WriteRegister` ）。
* `[9:5]` 位可以直接连接到寄存器堆的第一个读地址端口（`ReadRegister1` ）。
* `[4:0]` 位可以直接连接到寄存器堆的写 地址端口（`Write Register` ）。
这样的设计避免了在寄存器堆的地址输入端使用复杂的选择器（ ） ， （ ， ） ， BLT 等指令，它们的第二个源操作数来自`rd` 字段， 仍需一个 MUX 进行选择 。
然而， ， ， `rk` 字段（`instr[14:10]` ），但对于`ST.W` 、`BEQ` 和` BLT` 等指令，它们的第二个源操作数来自`rd` 字段（ `instr[4:0]` ）。， 需要一个多路选择器（ ） ， `srcReg` 进行选择，以确保读取正确的源寄存器 。
与此相对， **立即数字段的位置和长度则呈现多样性 ** 。`LUI12I.W` 使用 20 位立即数`si20` ， `ADDI.W` 等使用 12 位`si12` ， `B` 使用 26 位`offs26` ，而`BEQ` 等使用 16 位`offs16` 。这预示着 （ ） ** 将是一个不可忽视的关键组合逻辑模块。该模块需要根据指令的`opcode` ， （ ） ， （ `ADDI.W` 需要符号扩展，而`LUI12I.W` 是逻辑拼接）进行相应的处理。这个单元是初学者设计中常见的错误来源，必须给予足够重视。
与此相对， **立即数字段的位置和长度则呈现多样性 ** 。`LUI12I.W` 使用20位立即数`si20` ， `ADDI.W` 等使用12位`si12` ， `B` 使用26位`offs26` ，而`BEQ` 等使用16位`offs16` 。这预示着**立即数扩展单元（ ） ** 将是一个不可忽视的关键组合逻辑模块。该模块需要根据指令的
`opcode` ， （ ） ， （ `ADDI.W` 需要符号扩展，而`LUI12I.W` 是逻辑拼接）进行相应的处理。这个单元是初学者设计中常见的错误来源，必须给予足够重视。
### 1.2 设计单周期数据通路
@@ -48,33 +49,33 @@
数据通路主要由以下功能模块通过导线和多路选择器连接而成：
- 位寄存器，存放当前待取指令的地址。
- PC 提供的地址，输出对应的 32 位指令。
- 32 个 32 位通用寄存器（ ） ，
-
- `LD.W` （加载）和`ST.W` （存储）指令，与处理器进行数据交换。
-
- `opcode` 生成控制数据通路中所有选择器和功能单元的控制信号。
-
* ，
* ，
* 个 32位通用寄存器（ ） ，
*
* `LD.W` （加载）和`ST.W` （存储）指令，与处理器进行数据交换。
*
* `opcode` 生成控制数据通路中所有选择器和功能单元的控制信号。
*
#### 1.2.2 关键指令的数据流追踪
通过追踪几条代表性指令的数据流，可以清晰地展示数据通路各组件如何协同工作。
1. **R型指令 (以`ADD.W rd, rj, rk`为例): **
- 的值送入指令存储器地址端口，指令存储器输出`ADD.W` 指令。PC 更新为`PC+4` 。
- `rj` （ `instr[9:5]` ）和`rk` （ `instr[14:10]` ）地址，读出两个 32 位操作数。
- ALU。控制单元生成的`ALUOp` 信号指示 ALU 执行加法操作。
- 的计算结果通过一个选择器（`MemtoReg` MUX， ALU 结果）送回寄存器堆的写数据端口。控制单元使能`RegWrite` 信号，将结果写入由`rd` （ `instr[4:0]` ）指定的寄存器。
* ， `ADD.W` 指令。PC更新为`PC+4` 。
* `rj` （ `instr[9:5]` ）和`rk` （ `instr[14:10]` ） ，
* `ALUOp` 信号指示ALU执行加法操作。
* （ `MemtoReg` MUX， ） `RegWrite` 信号，将结果写入由`rd` （ `instr[4:0]` ）指定的寄存器。
2. **加载指令 (`LD.W rd, rj, si12`): **
- R 型指令类似，但此时寄存器堆只读取`rj` 的值。同时，指令中的`si12` 字段被送入立即数扩展单元进行符号扩展。
- `rj` 寄存器的值和符号扩展后的`si12` 被送入 ALU， `Addr` 。
- 计算出的地址`Addr` 被送入数据存储器的地址端口。控制单元使能`MemRead` 信号，数据存储器根据地址读出数据。
- `MemtoReg` MUX（ ） ， `rd` 寄存器。
* R 型指令类似，但此时寄存器堆只读取`rj` 的值。同时，指令中的`si12` 字段被送入立即数扩展单元进行符号扩展。
* `rj` 寄存器的值和符号扩展后的`si12` 被送入ALU， `Addr` 。
* `Addr` 被送入数据存储器的地址端口。控制单元使能`MemRead` 信号，数据存储器根据地址读出数据。
* `MemtoReg` MUX（ ） ， `rd` 寄存器。
3. **条件分支指令 (`BEQ rj, rd, offs16`): **
- R 型指令类似，读取`rj` 和`rd` 寄存器的值。同时，`offs16` 字段被立即数扩展单元进行符号扩展并左移两位（因为指令地址是字节对齐的，而偏移量通常以字为单位）。
- `rj` 和`rd` 的值被送入 ALU 进行减法操作。如果两者相等， 的`Zero` 标志位输出为 1。
- 更新:** 控制单元生成`Branch` 信号。该信号与 ALU 的`Zero` 标志位进行逻辑与运算。如果结果为 1， ， PC 更新的选择器会选择由`PC+4` 和扩展后的偏移量相加得到的跳转目标地址来更新 PC； ， 正常更新为`PC+4` 。
* R 型指令类似，读取`rj` 和`rd` 寄存器的值。同时，`offs16` 字段被立即数扩展单元进行符号扩展并左移两位（因为指令地址是字节对齐的，而偏移量通常以字为单位）。
* `rj` 和`rd` 的值被送入ALU进行减法操作。如果两者相等， `Zero` 标志位输出为1。
* `Branch` 信号。该信号与ALU的`Zero` 标志位进行逻辑与运算。如果结果为1， ， `PC+4` 和扩展后的偏移量相加得到的跳转目标地址来更新PC； ， `PC+4` 。
#### 1.2.3 单周期设计的核心权衡：性能与简洁性
@@ -96,21 +97,20 @@ $$T_{cycle}
### 2.1 程序计数器(PC)及PC更新模块
- 模块用于存储当前指令的地址， ， 递增 4； ， 根据偏移量更新。
-
- `clk` (时钟), `rst` (复位), `PCSrc` (下一 PC 来源控制信号), `branch_addr` (分支目标地址)。
- `PC` (当前指令地址)。
- 本质是一个 32 位寄存器，在时钟上升沿根据`PCSrc` 信号选择更新。`PCSrc=0` 时，`PC_next = PC + 4` ； `PCSrc=1` 时，`PC_next = branch_addr` 。`branch_addr` 由一个加法器计算得出，通常为`PC + SignExt(offset << 2)` 。
* ， ， ； ，
*
* `clk` (时钟), `rst` (复位), `PCSrc` (下一PC来源控制信号), `branch_addr` (分支目标地址)。
* `PC` (当前指令地址)。
* ， `PCSrc` 信号选择更新。`PCSrc=0` 时，`PC_next = PC + 4` ； `PCSrc=1` 时，`PC_next = branch_addr` 。`branch_addr` 由一个加法器计算得出，通常为`PC + SignExt(offset << 2)` 。
### 2.2 指令与数据存储器
-
- PC 提供的地址输出 32 位指令。在 FPGA 上可利用分布式 ROM 或块 RAM（ ）
- Verilog 的`reg` 数组和`$readmemh` 系统任务从外部`.hex` 文件加载机器码，以方便测试程序的更换与管理。
-
- （ 位） （ ） ， `LD.W` 和`ST.W` 指令。
- RAM 实现。写操作在时钟上升沿根据`MemWrite` 信号执行；读操作可设计为异步（组合逻辑读），即根据当前地址立即输出数据。地址索引需注意字节地址到字地址的转换（如
`addr[31:2]` ）。
*
* ， （ ）
* ， `reg` 数组和`$readmemh` 系统任务从外部`.hex` 文件加载机器码，以方便测试程序的更换与管理。
*
* （ ） （ ） ， `LD.W` 和`ST.W` 指令。
* `MemWrite` 信号执行；读操作可设计为异步（组合逻辑读），即根据当前地址立即输出数据。地址索引需注意字节地址到字地址的转换（如`addr[31:2]` ）。
### 2.3 寄存器堆 (Register File)
@@ -118,33 +118,31 @@ $$T_{cycle}
#### 2.3.1 寄存器堆接口与行为
-
- `input clk, rst;` // 时钟和复位信号
- `input RegWrite;` // 写使能信号
- `input [4:0] ReadRegister1, ReadRegister2;` // 两个 5 位读地址
- `input [4:0] WriteRegister;` // 一个 5 位写地址
- `input [31:0] WriteData;` // 32 位写数据
- `output [31:0] ReadData1, ReadData2;` // 两个 32 位读数据
-
- `RegWrite` 为高电平，在时钟的上升沿，`WriteData` 被写入`WriteRegister` 指定的寄存器中。
- `ReadData1` 和`ReadData2` 的输出实时反映由`ReadRegister1` 和`ReadRegister2` 地址指定的寄存器的内容。
*
* `input clk, rst;` // 时钟和复位信号
* `input RegWrite;` // 写使能信号
* `input [4:0] ReadRegister1, ReadRegister2;` // 两个5 位读地址
* `input [4:0] WriteRegister;` // 一个5 位写地址
* `input [31:0] WriteData;` // 32位写数据
* `output [31:0] ReadData1, ReadData2;` // 两个32位读数据
*
* `RegWrite` 为高电平，在时钟的上升沿，`WriteData` 被写入`WriteRegister` 指定的寄存器中。
* `ReadData1` 和`ReadData2` 的输出实时反映由`ReadRegister1` 和`ReadRegister2` 地址指定的寄存器的内容。
#### 2.3.2 零号寄存器 (R0) 的防御性设计
在许多RISC架构中， （ ） ，
一个简单的实现是在写操作时增加一个判断条件：
`if (RegWrite && (WriteRegister!= 5'd0)) registers <= WriteData;`
这可以阻止对 R0 的写入 11。然而， ， ， ，
这可以阻止对R0的写入。然而， ， ， ，
`registers` 的物理存储单元可能并非为0。此时， `assign ReadData1 = registers;` ，那么当`ReadRegister1` 为0时， ，
一个更**稳健、更具防御性**的设计方法是**在读写两端同时施加约束**。
1. **写端防护: ** 如上所述，
2. 读端强制: 在读端口的输出逻辑中，明确地处理地址 0 的情况。
2. ** 读端强制:** 0 的情况。
`assign ReadData1 = (ReadRegister1 == 5'd0)? 32'b0 : registers;`
`assign ReadData2 = (ReadRegister2 == 5'd0)? 32'b0 : registers;`
@@ -201,23 +199,27 @@ ALU 是 CPU 的计算核心，负责执行指令指定的算术和逻辑运算
#### 2.4.1 ALU模块接口与功能
-
- `input [31:0] A, B;` // 两个 32 位操作数输入
- `input [3:0] ALUOp ;` // 4 位操作控制信号
- `out put reg [31 :0] Result ;` // 32 位运算结果输出
- `output Zero;` // 零标志位输出，用于分支指令
- **功能:** 根据`ALUOp` 信号，执行`ADD.W` , `SUB.W` , `SLT` , `SLTU` , `NOR` , `AND` , `OR` 等操作。此外，
- **实现:** 使用`always @(*)` 块和`case` 语句是实现 ALU 组合逻辑最清晰、最直接的方式。
*
* `input [31 :0] A, B ;` // 两个32位操作数输入
* `in put [3:0] ALUOp ;` // 4位操作控制信号
* `output reg [31:0] Result;` // 32位运算结果输出
* `output Zero;` // 零标志位输出，用于分支指令
* `output Negative;` // 负标志位，
* **功能:** 根据`ALUOp` 信号，执行`ADD.W` , `SUB.W` , `SLT` , `SLTU` , `NOR` , `AND` , `OR` 等操作。此外，
* **实现:** 使用`always @(*)` 块和`case` 语句是实现ALU组合逻辑最清晰、最直接的方式。
`Zero` 标志位可以通过比较`Result` 是否为全0来生成： `assign Zero = (Result == 32'h00000000);` 。
`Negative` 标志位可由结果的最高位获得：`assign negative = result[1];` 。
#### 2.4.2 `SLT`与`SLTU`的稳健实现
ISA 要求 ALU 同时支持有符号比较（`SLT` ）和无符号比较（`SLTU` ） 3 ^。这为 ALU 的设计带来了一个有趣的挑战。
ISA要求ALU同时支持有符号比较（ `SLT` ）和无符号比较（`SLTU` ）
一种直接的方法是利用Verilog的语言特性。在比较时， `signed` 类型：
`Result = ($signed(A) < $signed(B))? 32'd1 : 32'd0;`
对于无符号比较， ， ， ，
一种更为稳健和体现硬件本质的方法，是基于减法运算的标志位来实现比较。
@@ -269,20 +271,21 @@ endmodule
### 2.5 立即数扩展单元 (Immediate Extender)
- 12 位、16 位、20 位、26 位）转换为 32 位值，供 ALU 或 PC 更新模块使用。处理方式包括符号扩展、零扩展和拼接。
-
- 输入: `instr` (32 位指令), `ImmType` (扩展类型控制信号)。
- 出 : `imm_ext` (32 位扩展后立即数 )。
- **内部实现:** 这是一个纯组合逻辑模块。使用`case` 语句根据`ImmType` 选择对应的处理逻辑。例如，对 12 位有符号立即数`si12` ，可使用位拼接实现符号扩展：`imm_ext = {{20{si12}}, si12}` 。对于分支偏移量，还需在扩展后左移两位（即末尾补两个 0）
* ， （ ） ， 或 PC更新模块使用。处理方式包括符号扩展、零扩展和拼接。
*
* 入 : `instr` (32位指令), `ImmType` (扩展类型控制信号 )。
* 输出: `imm_ext` (32位扩展后立即数) 。
* **内部实现:** 这是一个纯组合逻辑模块。使用`case` 语句根据`ImmType` 选择对应的处理逻辑。例如， `si12` ，可使用位拼接实现符号扩展：`imm_ext = {{20{si12}}, si12}` 。对于分支偏移量， （ ）
### 2.6 多路选择器 (Multiplexers)
多路选择器（ ） ，
- 第二操作数选择 (ALUSrc MUX):** 在 ALU 的 B 输入端，根据`ALUSrc` 信号选择数据来源：是来自寄存器堆的第二个读端口，还是来自立即数扩展单元的输出。
- `MemtoReg` 信号选择：是来自 ALU 的计算结果，还是来自数据存储器的读出值。
- 更新选择 (PCSrc MUX):** 决定下一个 PC 的值。根据`PCSrc` 信号选择：是顺序执行的`PC+4` ，还是分支/跳转的目标地址。
- `ST.W` 和条件分支指令，其第二个源操作数寄存器地址位于`rd` 字段（`instr[4:0]` ），而非`rk` 字段。因此需要一个 MUX 根据`srcReg` 信号，为寄存器堆的第二个读地址端口选择`instr[14:10]` （ ） `instr[4:0]` （ ）
* 的B 输入端，根据`ALUSrc` 信号选择数据来源：是来自寄存器堆的第二个读端口，还是来自立即数扩展单元的输出。
* `MemtoReg` 信号选择： ，
* `PCSrc` 信号选择：是顺序执行的`PC+4` ，还是分支/跳转的目标地址。
* `ST.W` 和条件分支指令，其第二个源操作数寄存器地址位于`rd` 字段（`instr[4:0]` ），而非`rk` 字段。因此需要一个MUX根据`srcReg` 信号，为寄存器堆的第二个读地址端口选择`instr[14:10]` （ ） `instr[4:0]` （ ）
### 2.7 顶层CPU模块集成
@@ -302,12 +305,11 @@ endmodule
### 3.1 1RI20型指令 (LUI12I.W)
- `GR[rd] ← si20 | | 12’ ，将 20 位立即数加载到目标寄存器高位，低 12 位补零。
- `si20` 并拼接 12 个 0， 32 位常量。该常量通过`ALUSrc` MUX 送入 ALU（ 0） ， 执行加法（等效于传递）后，结果通过`MemtoReg` MUX 写回`rd` 寄存器。
-
* `GR[rd] ← si20 | | 12’ ， ，
* `si20` 并拼接12个 0， `ALUSrc` MUX送入ALU（ ） ， （ ） ， `MemtoReg` MUX写回`rd` 寄存器。
* ** 控制信号:**
| 控制信号 | LU12I.W (1RI20) |
| -------- | -------------------------- |
|---|--- |
| RegWrite | 1 (写使能) |
| ALUSrc | 1 (ALU第二操作数选立即数) |
| MemtoReg | 0 (ALU结果写回) |
@@ -317,12 +319,11 @@ endmodule
### 3.2 3R型指令 (ADD.W, SUB.W, SLT, SLTU, NOR, AND, OR)
- `GR[rd] ← GR[rj] op GR[rk]` ，执行两个寄存器间的算术或逻辑运算。
- `rj` 和`rk` 的值，送入 ALU。ALU 根据`AluCtrl` 信号执行相应运算，结果通过`MemtoReg` MUX 写回`rd` 寄存器。
-
* `GR[rd] ← GR[rj] op GR[rk]` ，执行两个寄存器间的算术或逻辑运算。
* `rj` 和`rk` 的值， `AluCtrl` 信号执行相应运算，结果通过`MemtoReg` MUX写回`rd` 寄存器。
* ** 控制信号:**
| 控制信号 | 3R类型指令 |
| -------- | ---------------------------- |
|---|--- |
| RegWrite | 1 |
| ALUSrc | 0 (ALU第二操作数来自寄存器) |
| MemtoReg | 0 |
@@ -336,16 +337,19 @@ endmodule
这类指令格式相同，但数据通路和控制信号有显著差异。
- `GR[rd] ← GR[rj] + SignExtend(si12)` 。数据通路类似 3R 型，但 ALU 的第二操作数来自符号扩展后的
* `GR[rd] ← GR[rj] + SignExtend(si12)` 。数据通路类似3R型，
`si12` 。
- *`GR[rd] ← M + SignExtend(si12)]` 。ALU 计算地址，数据存储器根据该地址读出数据，该数据通过
* * `GR[rd] ← M + SignExtend(si12)]` 。ALU计算地址， ，
`MemtoReg` MUX写回`rd` 寄存器。
- *`M + SignExtend(si12)] ← GR[rd]` 。ALU 计算地址，寄存器堆读出
* * `M + SignExtend(si12)] ← GR[rd]` 。ALU计算地址，
`rd` 的值作为待写数据，写入数据存储器。此指令不写回寄存器。
-
* * ***
| 控制信号 | ADDI.W | LD.W | ST.W |
| -------- | ------ | ---- | ---- |
|---|---|---| ---|
| RegWrite | 1 | 1 | 0 |
| ALUSrc | 1 | 1 | 1 |
| MemtoReg | 0 | 1 | X |
@@ -357,18 +361,17 @@ endmodule
### 3.4 I26型指令 (B)
- `PC ← PC + SignExtend(offs26 | | 2’ ，无条件跳转。
- `offs26` 得到跳转偏移，与 PC 相加后得到目标地址。该地址通过`PCSrc` MUX 更新到 PC 寄存器。数据通路的主要部分（ ）
- `PCSrc` 置为 1， （ `RegWrite` , `MemWrite` 等）均为 0 或无关（ ）
* `PC ← PC + SignExtend(offs26 | | 2’ ，无条件跳转。
* `offs26` 得到跳转偏移， `PCSrc` MUX更新到PC寄存器。数据通路的主要部分（ ）
* `PCSrc` 置为1， （ `RegWrite` , `MemWrite` 等）均为0 或无关（ ）
### 3.5 2RI16型指令 (BEQ, BLT)
- `if (condition) PC ← PC + SignExtend(offs16 | | 2’ ，条件分支。
- `rj` 和`rd` 的值送入 ALU 进行减法比较。ALU 的`Zero` （用于 BEQ） `Negative` （用于 BLT） `Branch` 信号共同决定`PCSrc` 的取值。若条件成立，`PCSrc` 为 1， 更新为跳转目标地址；否则为 0， 更新为`PC+4` 。
-
* `if (condition) PC ← PC + SignExtend(offs16 | | 2’ ，条件分支。
* `rj` 和`rd` 的值送入ALU进行减法比较。ALU的`Zero` （ ） `Negative` （ ） `Branch` 信号共同决定`PCSrc` 的取值。若条件成立，`PCSrc` 为1， ； ， `PC+4` 。
* ** 控制信号:**
| 控制信号 | BEQ / BLT |
| -------- | ------------------------ |
|---|--- |
| RegWrite | 0 |
| ALUSrc | 0 |
| MemRead | 0 |
@@ -392,35 +395,65 @@ endmodule
为了使设计更加模块化，控制逻辑通常被分为两部分：
1. **主控制单元 (Main Control Unit): **
- `opcode` 字段（`instr[31:26]` ）及其他功能位。
- ALU 操作外的所有控制信号，如`RegWrite` 、`ALUSrc` 、`MemRead` 、`MemWrite` 、`MemtoReg` 、`Branch` 等。此外，它还会生成一个 2 位的`ALUOp` 信号，用于粗略地指示 ALU 需要执行的操作类型。
- `case` 语句或硬布线逻辑，根据`opcode` 为每种指令类型生成一组固定的控制信号。
* `opcode` 字段（`instr[31:26]` ）及其他功能位。
* ， `RegWrite` 、`ALUSrc` 、`MemRead` 、`MemWrite` 、`MemtoReg` 、`Branch` 等。此外，它还会生成一个2 位的`ALUOp` 信号，
* `case` 语句或硬布线逻辑，根据`opcode` 为每种指令类型生成一组固定的控制信号。
2. **ALU控制单元 (ALU Control Unit): **
- `ALUOp` 信号，以及指令的`func` 字段（对于 R 型指令）。
- ALU 的 4 位`ALUOperation` 信号。
- R 型指令的具体运算，只需告诉 ALU 控制单元“这是一条 R 型指令”。ALU 控制单元再根据`func` 字段来确定具体的运算。这遵循了“关注点分离”的设计原则。
* `ALUOp` 信号，以及指令的`func` 字段（对于R 型指令）。
* 的4 位`ALUOperation` 信号。
* R 型指令的具体运算， R 型指令”。ALU控制单元再根据`func` 字段来确定具体的运算。这遵循了“关注点分离”的设计原则。
#### 4.1.2 控制信号真值表：设计的核心文档
#### 4.1.2 控制信号真值表与硬布线逻辑实现
在编写控制单元的 Verilog 代码之前，强烈建议先创建一个 **控制信号真值表 ** 。这张表 是连接 ISA 规范和硬件实现的桥梁，其重要性不可低估 。第三部分的指令分析表即是此真值表的详细体现。
在编写控制单元的Verilog代码之前， 创建**控制信号真值表** 是连接ISA规范和硬件实现的桥梁。第三部分的指令分析表即是此真值表的详细体现。基于此表，可采用组合逻辑（硬布线）高效实现控制单元。
- **价值:**
1. **强制性分析: ** 迫使设计者在编码前就理清所有逻辑细节。
2. **设计规范: ** 作为控制单元最精确、无歧义的设计规范。
3. **调试黄金标准: ** 在后续仿真调试阶段，可将实际控制信号与表中期望值比对，快速定位问题。
可以定义代表指令类型的中间变量，然后直接用逻辑表达式生成控制信号：
``` verilog
// 根据指令编码定义指令类型 (注：位字段需根据最终编码确认)
wire opR = ( opcode = = 6 'b000000 & & . . . ) ; // 3R运算
wire opADDI = ( opcode = = 6 'b000000 & & . . . ) ; // ADDI.W
wire opLD = ( opcode = = 6 'b001010 & & . . . ) ; // LD.W
wire opST = ( opcode = = 6 'b001010 & & . . . ) ; // ST.W
wire opLUI = ( opcode = = 6 'b000101 & & . . . ) ; // LUI12I.W
wire opB = ( opcode = = 6 'b010100 ) ; // B
wire opBEQ = ( opcode = = 6 'b010110 ) ; // BEQ
wire opBLT = ( opcode = = 6 'b011000 ) ; // BLT
// 根据指令类型生成主控制信号
assign RegWrite = opR |
| opADDI |
| opLD |
| opLUI ;
assign MemWrite = opST ;
assign MemRead = opLD ;
assign ALUSrc = opADDI |
| opLD |
| opST |
| opLUI ;
assign MemToReg = opLD ;
assign srcReg = opST |
| opBEQ |
| opBLT ; // ST/分支用rd字段作第二源
```
对于`AluCtrl` ，可进一步用`case` 语句根据`func` 字段细分。这种方法逻辑清晰，易于实现和调试。
### 4.2 验证策略与测试程序开发
验证是硬件设计中耗时最长、也最重要的环节。一个结构化的验证策略和精心设计的测试程序是必不可少的。
- CPU 功能的序列。
-
1. **寄存器加载: ** 首先使用`LUI12I.W` 和`ADDI.W` 向多个寄存器加载已知初始值。
2. **算术/逻辑运算: ** 依次执行所有 3R 型指令，操作数来自已加载的寄存器，
3. **内存写/读验证: ** 使用`ST.W` 将已知值存入内存，再用`LD.W` 读回并比较 。
4. **分支逻辑测试: ** 分别测试条件成立（跳转）和不成立（不跳转）两种情况。
5. 无条件跳转: ** 使用`B` 指令跳转到特定位置 。
6. 测试结束标志: ** 程序最后应有明确的结束标志，如无限循环或向特定寄存器/内存地址写入“魔法数字”，供测试平台判断
* ，
*
1. **寄存器加载: ** 首先使用`LUI12I.W` 和`ADDI.W` 向多个寄存器（ ） 的 初始值。这是后续测试的基础。
2. **算术/逻辑运算: ** 依次执行所有3R型指令（ `ADD.W` , `SUB.W` , `AND` , `OR` , `NOR` , `SLT` , `SLTU` ） 。将 结果存入新的 寄存器（ ）
3. **内存写/读验证: ** 使用`ST.W` 将某个寄存器（ ） ， `LD.W` 从同一地址将数据读回到一个不同的寄存器（ ） 。
4. **分支逻辑测试: **
* 分支不跳转:** 设计一条 `BEQ ` 指令， `PC+4`
* 分支跳转:** 设计一条`BEQ` 指令， 。
* 对`BLT` 进行类似的正反测试，并特别注意使用正负数作为测试用例。
5. **无条件跳转: ** 使用`B` 指令跳转到一个特定的循环或结束位置。
6. **测试结束标志: ** 程序最后应有一个明确的结束标志。例如，可以是一个无限循环（`B.` ），或者向某个约定的寄存器或内存地址写入一个特殊的“魔法数字”（如`0xCAFEBABE` ），以供测试平台判断程序是否已成功执行完毕。
### 4.3 实现自检查测试平台 (Self-Checking Testbench)
@@ -430,22 +463,26 @@ endmodule
一个强大的自检查测试平台应包含以下组件：
- 实例化:** `cpu uut (...)` 。
- `always #5 clk = ~clk;` 和一个`initial` 块来控制复位信号。
- `reg` 数组，使用`$readmemh("test_program.hex", instruction_memory);` 从外部文件加载测试程序的机器码。
- `reg` 数组，用于模拟数据存储器。
-
* `cpu uut (...)` 。
* `always #5 clk = ~clk;` 和一个`initial` 块来控制复位信号。
* `reg` 数组，使用`$readmemh("test_program.hex", instruction_memory);` 从外部文件加载测试程序的机器码。
* `reg` 数组，用于模拟数据存储器。
*
#### 4.3.2 基于“黄金参考模型”的自动化验证
自检查的关键在于“与谁比较？”。最强大的方法之一是使用一个“黄金参考模型”。对于本课程设计，这个模型可以简化为对最终寄存器状态的期望值。
1. **生成黄金参考: ** 手动或通过脚本 模拟执行测试 程序，计算出程序结束时所有 寄存器的 **最终期望值 ** 。
2. **存储黄金参考: ** 将期望值存储在测试平台的`golden_reg_file` 数组中
3. **执行与比对: ** 仿真结束时，测试平台用`for` 循环逐一比较 DUT 内部寄存器值和`golden_reg_file` 中的值。
4. **报告结果: ** 如果匹配，打印`"TEST PASSED"` ；否则，打印详细错误信息和`"TEST FAILED"`
1. **生成黄金参考: ** 在编写测试程序后， （ ） 模拟执行该 程序，计算出当 程序执行完毕时， 寄存器的 **最终期望值 ** 。
2. **存储黄金参考: ** 将这些 期望值存储在测试平台的一个“黄金”寄存器数组中：`reg [31:0] golden_reg_file[0:31];` 。这些值可以硬编码在测试平台中，或从另一个文件中读入 。
3. **执行与比对: **
* 测试平台启动仿真， 。
* 在仿真结束时（例如，通过`$finish` 前的`final` 块），测试平台执行一个`for` 循环， （ ， `uut.reg_file_inst.registers[i]` ）和`golden_reg_file` 中的值。
* **报告结果:**
* 如果所有寄存器的值都匹配，测试平台打印出`"****** TEST PASSED ******"` 。
* 一旦发现不匹配，立即打印出详细的错误信息，如`"ERROR: Register R%d mismatch! Expected: 0x%h, Got: 0x%h"` , `i, golden_reg_file[i], uut.reg_file_inst.registers[i]` ，并报告`"****** TEST FAILED ******"` 。
这种方法将验证过程从主观的波形观察，转变为客观、自动化的**PASS/FAIL**判断，是工业界验证方法学的入门实践 。
这种方法将验证过程从主观的波形观察，转变为客观、自动化的**PASS/FAIL**判断。这不仅极大地提高了验证效率和可靠性，也是工业界验证方法学的入门实践，能显著提升课程设计的专业水准 。
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在Vivado中运行仿真后， ， ：
- `clk` , `rst`
- 与指令:** `pc` , `instruction`
- `reg_write_en` , `write_addr` , `write_data`
- 操作:** `alu_input_a` , `alu_input_b` , `alu_op` , `alu_result`
- `mem_address` , `mem_write_data` , `mem_read_data` , `mem_write_en` , `mem_read_en`
* `clk` , `rst` - 确保它们行为正常。
* `pc` , `instruction` - 验证取指是否正确，
* `reg_write_en` , `write_addr` , `write_data` - 检查写回阶段是否在正确的时机将正确的数据写入了正确的寄存器。
* `alu_input_a` , `alu_input_b` , `alu_op` , `alu_result` - 验证ALU的操作数和操作类型是否正确，
* `mem_address` , `mem_write_data` , `mem_read_data` , `mem_write_en` , `mem_read_en` - 调试`LD.W` 和`ST.W` 指令的关键。
通过将这些信号组织在一起，可以清晰地看到在每个时钟周期，数据如何在数据通路中流动，从而验证每条指令的执行过程。
### 5.2 主动调试与常见陷阱规避
对于初学者而言，
1. **思维模型错位 (Mental Model Mismatch): ** 最根本的错误是把Verilog当作一种顺序执行的编程语言。必须牢记：
**Verilog 是硬件描述语言 ** 。正确的思维方式是：“ **先画出电路图，再用 Verilog 描述它 ** ”。
**Verilog是硬件描述语言 ** 。正确的思维方式是：“ **先画出电路图， ** ”。你写的每一行代码都应对应一个具体的硬件结构（寄存器、选择器、逻辑门等）。
2. **阻塞赋值 (`=`) vs. 非阻塞赋值 (`<=`): ** 这是Verilog中最常见也最致命的错误之一。
- **铁律:**
- 在 **时序逻辑 ** （ `always @(posedge clk)` ）中，**永远**使用 **非阻塞赋值 (`<=`) ** 。
- **组合 逻辑 ** （ `always @(* )` ）中，**永远**使用 **阻塞赋值 (`=`) ** 。
3. **意外推断出锁存器 (Inferred Latches): ** 在组合逻辑块中，如果某些条件下输出没有被赋值（如`if` 缺少`else` ， `case` 缺少`default` ），综合器会推断出锁存器
- 解决方法:** 确保在组合逻辑的`always` 块中，所有输出信号在所有代码路径中都被赋值，或在块开头赋默认值 。
4 .**不完整的敏感列表 (Incomplete Sensitivity List): ** 在 Verilog-1995 标准中，遗漏敏感列表中的输入会 推断出锁存器。
- **解决方法:** **始终使用`always @(*)` ** （
* **铁律:**
* **时序 逻辑 ** （ `always @(posedge clk )` ）中，**永远**使用 **非 阻塞赋值 (`< =`) ** 。
* 在 **组合逻辑 ** （ `always @(*)` ）中，**永远**使用 **阻塞赋值 (`=`) ** 。
* 原因:** 违反此规则会导致仿真结果与综合后的硬件行为不匹配的风险，即所谓的“仿真-综合不匹配”， 。
3 .**意外推断出锁存器 (Inferred Latches): ** 在组合逻辑块中，如果某些条件下输出没有被赋值，综合器会认为你需要“记住”上一个值，从而 推断出一个 锁存器。锁存器会引入意外的时序路径，是设计中的大忌。
* **两大元凶:**
* `if` 语句没有`else` 分支。
* `case` 语句没有覆盖所有可能情况，且没有`default` 分支。
* **解决方法:** 确保在任何组合逻辑的`always` 块中，所有输出信号在所有可能的代码路径中都被赋值。一个最佳实践是在`always @(*)` 块的开头为所有输出赋一个默认值。
4. **不完整的敏感列表 (Incomplete Sensitivity List): ** 在Verilog-1995标准中， `always` 块需要手动列出所有输入信号。如果遗漏了某个输入，当该输入变化时，逻辑块不会重新计算，同样会推断出锁存器。
* **解决方法:** **始终使用`always @(*)` ** （ ） ，
### 5.3 进阶调试：
仿真环境是理想的， 的 ** 核是一个可以植入到设计中的“片上示波器”，允许你在 FPGA 运行时实时捕获内部信号的状态。
仿真环境是理想的，而实际硬件中可能会出现仿真无法复现的问题（如时序问题） 。Vivado的 **集成逻辑分析仪 (Integrated Logic Analyzer, ILA)** 核是一个可以植入到设计中的“片上示波器”，
-
1. **标记信号: ** 在综合后的网表视图中， ，
2. **设置 ILA: ** 运行“Set Up Debug”向导， 会自动创建 ILA 核并连接探针 。
3. **重新实现与生成比特流: ** 包含 ILA 核的新设计需要重新实现 并生成`.bit` 文件。
4. **硬件调试: ** 在 Hardware Manager 中连接开发板， ，然后 像使用逻辑分析仪一样设置触发条件并捕获 波形。
*
1. **标记信号: ** 在综合后的网表视图中，右键点击你 关心的内部信号（如`pc` , `instruction` 等） ，
2. **设置ILA: ** 运行“Set Up Debug”向导， 一个 ILA核， 。
3. **重新实现与生成比特流: ** 包含ILA核的新设计需要重新进行实现（布局布线） 并生成`.bit` 文件。
4. **硬件调试: ** 在Vivado的 Hardware Manager中， 并 下载比特流。之后，你可以 像使用逻辑分析仪一样， 复杂的 触发条件（ ， ） ，
向学生介绍 ILA 的使用，是将其从纯粹的模拟仿真引向了专业的硬件调试领域，极大地提升了其实践技能。
向学生介绍ILA的使用， 哪怕只是基础层面，也 是将其从纯粹的模拟仿真引向了专业的硬件调试领域，极大地提升了其实践技能和解决复杂问题的能力 。
### 5.4 命名规范与报告撰写
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良好的命名规范可以提高代码的可读性和维护性。建议统一使用简洁的英文缩写或单词来命名，并遵循一致的风格（如驼峰式或下划线式）。
- `CpuTop` 或 `cpu_top` 。
- `pc_next` , `reg_write` , `mem_to_reg` 。
- `parameter ALU_ADD = 4'b0000;` 。
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* `CpuTop` 或 `cpu_top` 。
* `pc_next` , `reg_write` , `mem_to_reg` 。
* `parameter ALU_ADD = 4'b0000;` 。
*
#### 5.4.2 最终课程设计报告结构
一份结构清晰、内容详实的报告是展示项目成果的关键。建议报告遵循以下结构：
1. **引言: ** 项目背景、目标、LA32R 架构简介、报告结构概述。
2. **总体设计描述: ** CPU 总体架构、模块划分、数据通路概览图及说明
1. **引言: **
* 项目背景、目标与意义 。
* LA32R架构简介。
* 报告结构概述。
2. **总体设计描述: **
* CPU总体架构、模块划分、数据通路概览。
* 附上CPU总体结构框图或数据通路图，
3. **模块设计说明: **
- （ 等）。
-
- Verilog 代码片段和注释。
* 核心Verilog 模块（ 、控制单元 等）。
*
* ，
4. **数据通路与控制分析: **
-
-
*
*
5. **实现细节和仿真结果: **
- Verilog 代码。
-
- PASS/FAIL 测试结果截图和日志。
6. **结论与展望: ** 总结项目完成情况，分析单周期设计的优缺点，并对可能的改进方向（如多周期、流水线）进行展望。
7. **附录: ** 完整的 Verilog 源代码、测试程序的汇编代码和机器码
*
*
*
6. **结论与展望: **
* 总结项目完成情况和达成的设计目标 。
* 再次审视单周期设计的优缺点，并对可能的改进方向（如多周期、流水线）进行展望。
* 分享设计过程中的心得与体会。
7. **附录: **
* 所有Verilog源代码。
* 测试程序的汇编代码和机器码。
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