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<?xml version="1.0" encoding="UTF-8"?>
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<!-- Product Version: Vivado v2018.1 (64-bit) -->
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<!-- -->
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<!-- Copyright 1986-2018 Xilinx, Inc. All Rights Reserved. -->
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<Project Version="7" Minor="36" Path="D:/Schoolwork/ComputerComposition/Experiments/Exp4/Exp4.xpr">
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<DefaultLaunch Dir="$PRUNDIR"/>
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<Configuration>
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<Option Name="Id" Val="ae2a6b03df4749b48fa62497cdcfc9a7"/>
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<Option Name="Part" Val="xc7a35tcsg324-1"/>
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<Option Name="CompiledLibDir" Val="$PCACHEDIR/compile_simlib"/>
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<Option Name="CompiledLibDirXSim" Val=""/>
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<Option Name="CompiledLibDirModelSim" Val="$PCACHEDIR/compile_simlib/modelsim"/>
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<Option Name="CompiledLibDirQuesta" Val="$PCACHEDIR/compile_simlib/questa"/>
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<Option Name="CompiledLibDirIES" Val="$PCACHEDIR/compile_simlib/ies"/>
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<Option Name="CompiledLibDirXcelium" Val="$PCACHEDIR/compile_simlib/xcelium"/>
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<Option Name="CompiledLibDirVCS" Val="$PCACHEDIR/compile_simlib/vcs"/>
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<Option Name="CompiledLibDirRiviera" Val="$PCACHEDIR/compile_simlib/riviera"/>
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<Option Name="CompiledLibDirActivehdl" Val="$PCACHEDIR/compile_simlib/activehdl"/>
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<Option Name="BoardPart" Val=""/>
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<Option Name="ActiveSimSet" Val="sim_1"/>
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<Option Name="DefaultLib" Val="xil_defaultlib"/>
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<Option Name="ProjectType" Val="Default"/>
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<Option Name="IPOutputRepo" Val="$PCACHEDIR/ip"/>
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<Option Name="IPCachePermission" Val="read"/>
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<Option Name="IPCachePermission" Val="write"/>
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<Option Name="EnableCoreContainer" Val="FALSE"/>
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<Option Name="CreateRefXciForCoreContainers" Val="FALSE"/>
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<Option Name="IPUserFilesDir" Val="$PIPUSERFILESDIR"/>
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<Option Name="IPStaticSourceDir" Val="$PIPUSERFILESDIR/ipstatic"/>
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<Option Name="EnableBDX" Val="FALSE"/>
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<Option Name="DSAVendor" Val="xilinx"/>
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<Option Name="DSANumComputeUnits" Val="60"/>
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<Option Name="WTXSimLaunchSim" Val="9"/>
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<Option Name="WTModelSimLaunchSim" Val="0"/>
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<Option Name="WTQuestaLaunchSim" Val="0"/>
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<Option Name="WTIesLaunchSim" Val="0"/>
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||||
<Option Name="WTVcsLaunchSim" Val="0"/>
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||||
<Option Name="WTRivieraLaunchSim" Val="0"/>
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||||
<Option Name="WTActivehdlLaunchSim" Val="0"/>
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||||
<Option Name="WTXSimExportSim" Val="0"/>
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<Option Name="WTModelSimExportSim" Val="0"/>
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||||
<Option Name="WTQuestaExportSim" Val="0"/>
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||||
<Option Name="WTIesExportSim" Val="0"/>
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||||
<Option Name="WTVcsExportSim" Val="0"/>
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||||
<Option Name="WTRivieraExportSim" Val="0"/>
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||||
<Option Name="WTActivehdlExportSim" Val="0"/>
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<Option Name="GenerateIPUpgradeLog" Val="TRUE"/>
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||||
<Option Name="XSimRadix" Val="hex"/>
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||||
<Option Name="XSimTimeUnit" Val="ns"/>
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<Option Name="XSimArrayDisplayLimit" Val="1024"/>
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<Option Name="XSimTraceLimit" Val="65536"/>
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<Option Name="SimTypes" Val="rtl"/>
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</Configuration>
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<FileSets Version="1" Minor="31">
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<FileSet Name="sources_1" Type="DesignSrcs" RelSrcDir="$PSRCDIR/sources_1">
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<Filter Type="Srcs"/>
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<File Path="$PPRDIR/../Shared/ALU.v">
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<FileInfo>
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<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="implementation"/>
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<Attr Name="UsedIn" Val="simulation"/>
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</FileInfo>
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</File>
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<File Path="$PPRDIR/../Shared/Controller.v">
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<FileInfo>
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<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="implementation"/>
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||||
<Attr Name="UsedIn" Val="simulation"/>
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</FileInfo>
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</File>
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<File Path="$PPRDIR/../Shared/DataRAM.v">
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<FileInfo>
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<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="implementation"/>
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||||
<Attr Name="UsedIn" Val="simulation"/>
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</FileInfo>
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</File>
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||||
<File Path="$PPRDIR/../Shared/Datapath.v">
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<FileInfo>
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<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="implementation"/>
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||||
<Attr Name="UsedIn" Val="simulation"/>
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</FileInfo>
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</File>
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||||
<File Path="$PPRDIR/../Shared/Ext.v">
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<FileInfo>
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<Attr Name="UsedIn" Val="synthesis"/>
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||||
<Attr Name="UsedIn" Val="implementation"/>
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||||
<Attr Name="UsedIn" Val="simulation"/>
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</FileInfo>
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</File>
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<File Path="$PPRDIR/../Shared/Registers.v">
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<FileInfo>
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<Attr Name="UsedIn" Val="synthesis"/>
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||||
<Attr Name="UsedIn" Val="implementation"/>
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||||
<Attr Name="UsedIn" Val="simulation"/>
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||||
</FileInfo>
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</File>
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||||
<File Path="$PPRDIR/../Shared/LA32R_CPU.v">
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||||
<FileInfo>
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<Attr Name="UsedIn" Val="synthesis"/>
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||||
<Attr Name="UsedIn" Val="implementation"/>
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||||
<Attr Name="UsedIn" Val="simulation"/>
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</FileInfo>
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</File>
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||||
<Config>
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||||
<Option Name="DesignMode" Val="RTL"/>
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<Option Name="TopModule" Val="LA32R_CPU"/>
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||||
<Option Name="TopAutoSet" Val="TRUE"/>
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</Config>
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</FileSet>
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||||
<FileSet Name="constrs_1" Type="Constrs" RelSrcDir="$PSRCDIR/constrs_1">
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<Filter Type="Constrs"/>
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<Config>
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||||
<Option Name="ConstrsType" Val="XDC"/>
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||||
</Config>
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||||
</FileSet>
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||||
<FileSet Name="sim_1" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/sim_1">
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||||
<File Path="$PSRCDIR/sim_1/new/tb_exp4.v">
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<FileInfo>
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||||
<Attr Name="UsedIn" Val="synthesis"/>
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||||
<Attr Name="UsedIn" Val="implementation"/>
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||||
<Attr Name="UsedIn" Val="simulation"/>
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||||
</FileInfo>
|
||||
</File>
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||||
<Config>
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||||
<Option Name="DesignMode" Val="RTL"/>
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||||
<Option Name="TopModule" Val="tb_exp4"/>
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||||
<Option Name="TopLib" Val="xil_defaultlib"/>
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||||
<Option Name="TopAutoSet" Val="TRUE"/>
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||||
<Option Name="TransportPathDelay" Val="0"/>
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||||
<Option Name="TransportIntDelay" Val="0"/>
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||||
<Option Name="SrcSet" Val="sources_1"/>
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||||
</Config>
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||||
</FileSet>
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||||
</FileSets>
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<Simulators>
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||||
<Simulator Name="XSim">
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||||
<Option Name="Description" Val="Vivado Simulator"/>
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||||
<Option Name="CompiledLib" Val="0"/>
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</Simulator>
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||||
<Simulator Name="ModelSim">
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||||
<Option Name="Description" Val="ModelSim Simulator"/>
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||||
</Simulator>
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||||
<Simulator Name="Questa">
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||||
<Option Name="Description" Val="Questa Advanced Simulator"/>
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</Simulator>
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<Simulator Name="Riviera">
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||||
<Option Name="Description" Val="Riviera-PRO Simulator"/>
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||||
</Simulator>
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||||
<Simulator Name="ActiveHDL">
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||||
<Option Name="Description" Val="Active-HDL Simulator"/>
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</Simulator>
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||||
</Simulators>
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<Runs Version="1" Minor="10">
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<Run Id="synth_1" Type="Ft3:Synth" SrcSet="sources_1" Part="xc7a35tcsg324-1" ConstrsSet="constrs_1" Description="Vivado Synthesis Defaults" WriteIncrSynthDcp="false" State="current" IncludeInArchive="true">
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<Strategy Version="1" Minor="2">
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||||
<StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2018">
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<Desc>Vivado Synthesis Defaults</Desc>
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</StratHandle>
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<Step Id="synth_design"/>
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</Strategy>
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<ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2018"/>
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||||
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
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</Run>
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<Run Id="impl_1" Type="Ft2:EntireDesign" Part="xc7a35tcsg324-1" ConstrsSet="constrs_1" Description="Default settings for Implementation." WriteIncrSynthDcp="false" State="current" SynthRun="synth_1" IncludeInArchive="true">
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||||
<Strategy Version="1" Minor="2">
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||||
<StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2018">
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||||
<Desc>Default settings for Implementation.</Desc>
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</StratHandle>
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<Step Id="init_design"/>
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<Step Id="opt_design"/>
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<Step Id="power_opt_design"/>
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<Step Id="place_design"/>
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<Step Id="post_place_power_opt_design"/>
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||||
<Step Id="phys_opt_design"/>
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||||
<Step Id="route_design"/>
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||||
<Step Id="post_route_phys_opt_design"/>
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||||
<Step Id="write_bitstream"/>
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||||
</Strategy>
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||||
<ReportStrategy Name="Vivado Implementation Default Reports" Flow="Vivado Implementation 2018"/>
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||||
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
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</Run>
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</Runs>
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<Board/>
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</Project>
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