Initial commit
This commit is contained in:
80
Exp3-1/Exp3-1.srcs/constrs_1/new/encoder.xdc
Normal file
80
Exp3-1/Exp3-1.srcs/constrs_1/new/encoder.xdc
Normal file
@@ -0,0 +1,80 @@
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {i[7]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {i[6]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {i[5]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {i[4]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {i[3]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {i[2]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {i[1]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {i[0]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {i_sig[7]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {i_sig[6]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {i_sig[5]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {i_sig[4]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {i_sig[3]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {i_sig[2]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {i_sig[1]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {i_sig[0]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg1[6]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg1[5]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg1[4]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg1[3]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg1[2]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg1[1]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg1[0]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg2[7]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg2[6]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg2[5]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg2[4]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg2[3]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg2[2]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg2[1]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg2[0]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg_cs2[3]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg_cs2[2]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg_cs2[1]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg_cs2[0]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg_cs1[3]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg_cs1[2]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg_cs1[1]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports {seg_cs1[0]}]
|
||||
set_property PACKAGE_PIN B4 [get_ports {seg1[6]}]
|
||||
set_property PACKAGE_PIN A4 [get_ports {seg1[5]}]
|
||||
set_property PACKAGE_PIN A3 [get_ports {seg1[4]}]
|
||||
set_property PACKAGE_PIN B1 [get_ports {seg1[3]}]
|
||||
set_property PACKAGE_PIN A1 [get_ports {seg1[2]}]
|
||||
set_property PACKAGE_PIN B3 [get_ports {seg1[1]}]
|
||||
set_property PACKAGE_PIN B2 [get_ports {seg1[0]}]
|
||||
set_property PACKAGE_PIN D4 [get_ports {seg2[7]}]
|
||||
set_property PACKAGE_PIN E3 [get_ports {seg2[6]}]
|
||||
set_property PACKAGE_PIN D3 [get_ports {seg2[5]}]
|
||||
set_property PACKAGE_PIN F4 [get_ports {seg2[4]}]
|
||||
set_property PACKAGE_PIN F3 [get_ports {seg2[3]}]
|
||||
set_property PACKAGE_PIN E2 [get_ports {seg2[2]}]
|
||||
set_property PACKAGE_PIN D2 [get_ports {seg2[1]}]
|
||||
set_property PACKAGE_PIN H2 [get_ports {seg2[0]}]
|
||||
set_property PACKAGE_PIN G2 [get_ports {seg_cs1[3]}]
|
||||
set_property PACKAGE_PIN C2 [get_ports {seg_cs1[2]}]
|
||||
set_property PACKAGE_PIN C1 [get_ports {seg_cs1[1]}]
|
||||
set_property PACKAGE_PIN H1 [get_ports {seg_cs1[0]}]
|
||||
set_property PACKAGE_PIN G1 [get_ports {seg_cs2[3]}]
|
||||
set_property PACKAGE_PIN F1 [get_ports {seg_cs2[2]}]
|
||||
set_property PACKAGE_PIN E1 [get_ports {seg_cs2[1]}]
|
||||
set_property PACKAGE_PIN G6 [get_ports {seg_cs2[0]}]
|
||||
set_property PACKAGE_PIN P5 [get_ports {i[7]}]
|
||||
set_property PACKAGE_PIN P4 [get_ports {i[6]}]
|
||||
set_property PACKAGE_PIN P3 [get_ports {i[5]}]
|
||||
set_property PACKAGE_PIN R2 [get_ports {i[3]}]
|
||||
set_property PACKAGE_PIN P2 [get_ports {i[4]}]
|
||||
set_property PACKAGE_PIN M4 [get_ports {i[2]}]
|
||||
set_property PACKAGE_PIN N4 [get_ports {i[1]}]
|
||||
set_property PACKAGE_PIN R1 [get_ports {i[0]}]
|
||||
set_property PACKAGE_PIN F6 [get_ports {i_sig[7]}]
|
||||
set_property PACKAGE_PIN G4 [get_ports {i_sig[6]}]
|
||||
set_property PACKAGE_PIN G3 [get_ports {i_sig[5]}]
|
||||
set_property PACKAGE_PIN J4 [get_ports {i_sig[4]}]
|
||||
set_property PACKAGE_PIN H4 [get_ports {i_sig[3]}]
|
||||
set_property PACKAGE_PIN J3 [get_ports {i_sig[2]}]
|
||||
set_property PACKAGE_PIN J2 [get_ports {i_sig[1]}]
|
||||
set_property PACKAGE_PIN K2 [get_ports {i_sig[0]}]
|
||||
set_property IOSTANDARD LVCMOS33 [get_ports en]
|
||||
set_property PACKAGE_PIN U3 [get_ports en]
|
||||
26
Exp3-1/Exp3-1.srcs/sim_1/new/encoder_tb.v
Normal file
26
Exp3-1/Exp3-1.srcs/sim_1/new/encoder_tb.v
Normal file
@@ -0,0 +1,26 @@
|
||||
`timescale 1ns / 1ps
|
||||
//////////////////////////////////////////////////////////////////////////////////
|
||||
// Company:
|
||||
// Engineer:
|
||||
//
|
||||
// Create Date: 2024/11/06 20:00:10
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||||
// Design Name:
|
||||
// Module Name: encoder_tb
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||||
// Project Name:
|
||||
// Target Devices:
|
||||
// Tool Versions:
|
||||
// Description:
|
||||
//
|
||||
// Dependencies:
|
||||
//
|
||||
// Revision:
|
||||
// Revision 0.01 - File Created
|
||||
// Additional Comments:
|
||||
//
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||||
//////////////////////////////////////////////////////////////////////////////////
|
||||
|
||||
|
||||
module encoder_tb(
|
||||
|
||||
);
|
||||
endmodule
|
||||
58
Exp3-1/Exp3-1.srcs/sim_1/new/tb_encoder.v
Normal file
58
Exp3-1/Exp3-1.srcs/sim_1/new/tb_encoder.v
Normal file
@@ -0,0 +1,58 @@
|
||||
`timescale 1ns / 1ps
|
||||
//////////////////////////////////////////////////////////////////////////////////
|
||||
// Company:
|
||||
// Engineer:
|
||||
//
|
||||
// Create Date: 2024/10/31 10:20:46
|
||||
// Design Name:
|
||||
// Module Name: tb_encoder
|
||||
// Project Name:
|
||||
// Target Devices:
|
||||
// Tool Versions:
|
||||
// Description:
|
||||
//
|
||||
// Dependencies:
|
||||
//
|
||||
// Revision:
|
||||
// Revision 0.01 - File Created
|
||||
// Additional Comments:
|
||||
//
|
||||
//////////////////////////////////////////////////////////////////////////////////
|
||||
|
||||
|
||||
module tb_encoder;
|
||||
reg en;
|
||||
reg [7:0] i;
|
||||
wire [7:0] i_sig;
|
||||
wire [6:0] seg1;
|
||||
wire [7:0] seg2;
|
||||
wire [3:0] seg_cs1;
|
||||
wire [3:0] seg_cs2;
|
||||
encoder uut (
|
||||
.en(en),
|
||||
.i(i),
|
||||
.i_sig(i_sig),
|
||||
.seg1(seg1),
|
||||
.seg2(seg2),
|
||||
.seg_cs1(seg_cs1),
|
||||
.seg_cs2(seg_cs2)
|
||||
);
|
||||
initial begin
|
||||
en = 0;
|
||||
i = 8'b11111110;
|
||||
#10;
|
||||
en = 1;
|
||||
i = 8'b11111110; #10; // Expected: Y = 3'b000, i_sig = 8'b00000001
|
||||
i = 8'b11111101; #10; // Expected: Y = 3'b001, i_sig = 8'b00000010
|
||||
i = 8'b11111011; #10; // Expected: Y = 3'b010, i_sig = 8'b00000100
|
||||
i = 8'b11110111; #10; // Expected: Y = 3'b011, i_sig = 8'b00001000
|
||||
i = 8'b11101111; #10; // Expected: Y = 3'b100, i_sig = 8'b00010000
|
||||
i = 8'b11011111; #10; // Expected: Y = 3'b101, i_sig = 8'b00100000
|
||||
i = 8'b10111111; #10; // Expected: Y = 3'b110, i_sig = 8'b01000000
|
||||
i = 8'b01111111; #10; // Expected: Y = 3'b111, i_sig = 8'b10000000
|
||||
i = 8'b00000000; #10; // Expected: out = 0, i_sig = undefined
|
||||
en = 0; #10; // Expected: out = 0, i_sig = undefined
|
||||
$finish;
|
||||
end
|
||||
endmodule
|
||||
|
||||
45
Exp3-1/Exp3-1.srcs/sources_1/new/SegDisplayCtrl.v
Normal file
45
Exp3-1/Exp3-1.srcs/sources_1/new/SegDisplayCtrl.v
Normal file
@@ -0,0 +1,45 @@
|
||||
`timescale 1ns / 1ps
|
||||
//////////////////////////////////////////////////////////////////////////////////
|
||||
// Company:
|
||||
// Engineer:
|
||||
//
|
||||
// Create Date: 2024/10/24 11:18:26
|
||||
// Design Name:
|
||||
// Module Name: SegDisplayCtrl
|
||||
// Project Name:
|
||||
// Target Devices:
|
||||
// Tool Versions:
|
||||
// Description:
|
||||
//
|
||||
// Dependencies:
|
||||
//
|
||||
// Revision:
|
||||
// Revision 0.01 - File Created
|
||||
// Additional Comments:
|
||||
//
|
||||
//////////////////////////////////////////////////////////////////////////////////
|
||||
|
||||
module SegDisplayCtrl(
|
||||
input wire [2:0] Y,
|
||||
input wire out,
|
||||
output reg [6:0] seg1,
|
||||
output reg [7:0] seg2
|
||||
);
|
||||
always @(*) begin
|
||||
case (Y)
|
||||
3'b000: seg1 = 7'b1111110; // 0
|
||||
3'b001: seg1 = 7'b0110000; // 1
|
||||
3'b010: seg1 = 7'b1101101; // 2
|
||||
3'b011: seg1 = 7'b1111001; // 3
|
||||
3'b100: seg1 = 7'b0110011; // 4
|
||||
3'b101: seg1 = 7'b1011011; // 5
|
||||
3'b110: seg1 = 7'b1011111; // 6
|
||||
3'b111: seg1 = 7'b1110000; // 7
|
||||
default: seg1 = 7'b0000000;
|
||||
endcase
|
||||
if (out)
|
||||
seg2 = 8'b00000001;
|
||||
else
|
||||
seg2 = 8'b10011110;
|
||||
end
|
||||
endmodule
|
||||
62
Exp3-1/Exp3-1.srcs/sources_1/new/encoder.v
Normal file
62
Exp3-1/Exp3-1.srcs/sources_1/new/encoder.v
Normal file
@@ -0,0 +1,62 @@
|
||||
`timescale 1ns / 1ps
|
||||
//////////////////////////////////////////////////////////////////////////////////
|
||||
// Company:
|
||||
// Engineer:
|
||||
//
|
||||
// Create Date: 2024/10/24 10:37:58
|
||||
// Design Name:
|
||||
// Module Name: encoder
|
||||
// Project Name:
|
||||
// Target Devices:
|
||||
// Tool Versions:
|
||||
// Description:
|
||||
//
|
||||
// Dependencies:
|
||||
//
|
||||
// Revision:
|
||||
// Revision 0.01 - File Created
|
||||
// Additional Comments:
|
||||
//
|
||||
//////////////////////////////////////////////////////////////////////////////////
|
||||
|
||||
|
||||
module encoder(
|
||||
input en,
|
||||
input [7:0] i,
|
||||
output reg [7:0] i_sig,
|
||||
output wire [6:0] seg1,
|
||||
output wire [7:0] seg2,
|
||||
output reg [3:0] seg_cs1,
|
||||
output reg [3:0] seg_cs2
|
||||
);
|
||||
reg out;
|
||||
reg [2:0] Y;
|
||||
always @(*) begin
|
||||
out = 1;
|
||||
if (en == 0)
|
||||
out = 0;
|
||||
else begin
|
||||
case (i)
|
||||
8'b11111110: begin Y = 3'b000; i_sig = 8'b00000001; end
|
||||
8'b11111101: begin Y = 3'b001; i_sig = 8'b00000010; end
|
||||
8'b11111011: begin Y = 3'b010; i_sig = 8'b00000100; end
|
||||
8'b11110111: begin Y = 3'b011; i_sig = 8'b00001000; end
|
||||
8'b11101111: begin Y = 3'b100; i_sig = 8'b00010000; end
|
||||
8'b11011111: begin Y = 3'b101; i_sig = 8'b00100000; end
|
||||
8'b10111111: begin Y = 3'b110; i_sig = 8'b01000000; end
|
||||
8'b01111111: begin Y = 3'b111; i_sig = 8'b10000000; end
|
||||
default: out = 0;
|
||||
endcase
|
||||
end
|
||||
end
|
||||
SegDisplayCtrl unit (
|
||||
.Y(Y),
|
||||
.out(out),
|
||||
.seg1(seg1),
|
||||
.seg2(seg2)
|
||||
);
|
||||
always @(*) begin
|
||||
seg_cs1 = 4'b0001;
|
||||
seg_cs2 = 4'b0001;
|
||||
end
|
||||
endmodule
|
||||
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